ID bài viết: 000085135 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 28/09/2015

Khi sử dụng bộ điều khiển bộ nhớ cứng dựa trên UniPHY, tại sao tôi thấy vi phạm thời gian giữa các cổng trên khối MPFE?

Môi Trường

    Phần mềm Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy vi phạm thời gian giữa các cổng trên khối MPFE bằng cách sử dụng các tần số xung nhịp khác nhau vì phần mềm Quartus®II không tự động cắt các đường dẫn thời gian này.

Độ phân giải

Không có đường dẫn giữa các cổng MPFE trong bộ điều khiển bộ nhớ cứng dựa trên UniPHY. Các đường dẫn thất bại có thể được cắt một cách an toàn bằng cách sử dụng các lệnh SDC set_clock_groups hoặc set_false_path. Tham khảo tài liệu Quartus® II TimeQuest Timing Analyzer (.PDF) để biết thêm thông tin về các lệnh SDC.

Các sản phẩm liên quan

Bài viết này áp dụng cho 10 sản phẩm

FPGA Arria® V GT
FPGA SoC Arria® V ST
FPGA Cyclone® V E
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA Arria® V GX
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.