ID bài viết: 000085043 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 12/01/2015

Làm cách nào để ngăn chặn việc hợp nhất bộ đếm đầu ra PLL trong Quartus® II 12.1 trở lên cho Intel® Stratix®, Arria® V và Cyclone® V FPGA?

Môi Trường

    Phần mềm Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Trong phiên bản Quartus® II 12.1 trở lên, bạn có thể sử dụng biến tần QSF UNFORCE_MERGE_PLL_OUTPUT_COUNTER để ngăn các bộ đếm đầu ra PLL kết hợp trong các thiết bị Stratix® V, Arria® V hoặc Cyclone® V.

Độ phân giải

Dưới đây là một ví dụ về việc chuyển nhượng được thực hiện cho bộ đếm đầu ra PLL:

set_instance_assignment -name UNFORCE_MERGE_PLL_OUTPUT_COUNTER BẬT -thành "mypll:inst|mypll_0002:mypll_inst|altera_pll:altera_pll_i*"

Bài viết liên quan

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Stratix® V E
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA SoC Cyclone® V SE

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.