ID bài viết: 000084931 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Có vấn đề nào với thiết bị kiểm tra do DDR, DDR2, DDR3 SDRAM High Performance tạo ra liên quan đến tín dm_delayed không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Altera® Quartus® Phần mềm II và DDR, DDR2, IP Bộ điều khiển hiệu suất cao DDR3 SDRAM phiên bản 7.0 đến 9.1 Megawizard tạo ra thử nghiệm sử dụng tín hiệu dm_delayed bị trì hoãn bởi một đơn vị thời gian được xác định trong thiết bị kiểm tra. Độ trễ đó cần được lấy ra từ tập tin thử nghiệm.

Vấn đề này sẽ được sửa chữa trong phiên bản tương lai của phần mềm Quartus II và IP.

Để khắc phục vấn đề này, hãy tìm kiếm các dm_delayed hành trong bàn kiểm tra và trong tuyên bố dưới đây thay đổi:

dây[gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] #(GATE_BOARD_CLK_DELAY * 1 1) dm_delayed;

Để

dây[gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] dm_delayed;

Các sản phẩm liên quan

Bài viết này áp dụng cho 9 sản phẩm

FPGA Cyclone® III
FPGA Arria® GX
FPGA Stratix® II GX
FPGA Stratix® II
FPGA Stratix® IV GX
FPGA Stratix® III
FPGA Arria® II GX
FPGA Stratix® IV GT
FPGA Stratix® IV E

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.