ID bài viết: 000084884 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 11/09/2012

Cảnh báo quan trọng: Ghim mem_clk[0] phải có Độ trễ đầu vào Cyclone® IV E từ chân đến Ô trong được đặt thành 1

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể nhận được cảnh báo này trong Bộ phân tích Thời gian khi triển khai Bộ điều khiển hiệu suất cao DDR2 trong các thiết bị Cyclone® IV sử dụng phần mềm Quartus® II phiên bản 10.0 trở lên và nếu thiết kế của bạn được triển khai ở chế độ lai. Ví dụ: chân DQ ở cả hai bên và I/Os hàng và "mem_clk" được đặt ở bên I/Os, chuỗi độ trễ cho chân đồng hồ phải được đặt thành 1. Do đó, bạn sẽ thấy cảnh báo quan trọng này.

Độ phân giải

Để xóa cảnh báo quan trọng này, thêm bài tập sau vào tệp QSF:

set_instance_assignment -name PAD_TO_CORE_DELAY 1 -to mem_clk[0]

Sự cố này đã được khắc phục trong phần mềm Quartus® II phiên bản 10.1.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Cyclone® IV E

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.