ID bài viết: 000084790 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 17/12/2015

Làm cách nào để giảm tỷ lệ giao tiếp chéo và SSN theo hướng các chân vi phân trong Cyclone V?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Tài liệu đính kèm sẽ mô tả cách giảm tỷ lệ phần trăm (%) giao tiếp chéo và tỷ lệ (%) Nhiễu chuyển mạch đồng thời (SSN) đối với các chân khác biệt trong phần mềm Quartus II khi nhắm® mục tiêu đến các thiết bị Cyclone® V.

 

Độ phân giải

 

Bài viết liên quan

Các sản phẩm liên quan

Bài viết này áp dụng cho 6 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA SoC Cyclone® V ST
FPGA Cyclone® V E
FPGA SoC Cyclone® V SE

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.