ID bài viết: 000084764 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Có bất kỳ thay đổi nào đối với giá trị nhận dạng PLL (FPLL) nhanh trong Quartus® II phiên bản 4.0 SP1 khi sử dụng FPLL trong thiết bị Stratix® EP1S40 không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Có, Quartus® Các phiên bản phần mềm II 4.0 và cũ hơn là bù đắp quá nhiều cho độ trễ mạng Đồng hồ khu vực lên 400ps khi sử dụng FPLLs góc và bằng 1,99ns khi sử dụng FPLLs bên để điều khiển mạng RCLK. Quartus II Phiên bản 4.0 SP1 sửa lỗi này. Những khách hàng sử dụng FPLLs để điều khiển mạng GCLK sẽ không thấy thông tin quá mức này khi sử dụng Quartus II phiên bản 3.0 SP1 trở lên.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix®

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.