ID bài viết: 000084687 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 11/09/2012

Làm cách nào để kết nối các csr_debugaccess và csr_burst_count do Bộ điều khiển DDR3 SDRAM tạo ra với UniPHY?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn sẽ thấy các cổng csr_debugaccess và csr_burst_count được tạo ra bởi IP Bộ điều khiển DDR3 SDRAM với UniPHY trong Quartus® Phần mềm II phiên bản 11.0 khi bạn đã bật tùy chọn Đăng ký Cấu hình và Trạng thái (CSR). Các cổng này đang được xuất khẩu mặc dù chúng không được kích hoạt bởi cổng CSR.

Bạn có thể csr_debugaccess điểm từ 0 đến csr_burst_count 1.

Định nghĩa của hai tín hiệu này là trong tài liệu Thông Avalon Số Kỹ Thuật Giao Diện (PDF).

Các cổng sẽ bị xóa trong phiên bản IP trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 7 sản phẩm

FPGA Stratix® III
FPGA Stratix® V GX
FPGA Stratix® IV GT
FPGA Stratix® IV E
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.