ID bài viết: 000084670 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 04/03/2013

Lỗi (10207): Lỗi Verilog HDL tại <file>: không thể giải quyết tham chiếu đến đối tượng "<signal>"</signal></file>

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể thấy lỗi này nếu bạn tham chiếu tín hiệu cấp thấp hơn trong Verilog HDL bằng cách sử dụng các tên phân cấp theo Ngôn ngữ mô tả phần cứng Verilog tiêu chuẩn IEEE 12.4. Phần mềm Quartus® II không hỗ trợ cú pháp này bên ngoài mô phỏng.

Độ phân giải Để tránh xảy ra lỗi này, hãy sửa đổi danh sách cổng đầu ra của mô-đun cấp thấp hơn để trực tiếp đưa ra tín hiệu.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

Thiết bị có thể lập trình Intel®

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.