ID bài viết: 000084661 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 02/04/2014

Tại sao Mô hình chức năng bus PCI Express (BFM) bên thứ ba của tôi gắn cờ một biểu tượng không hợp lệ sau mã thông báo Kết thúc luồng dữ liệu (EDS)?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

IP cứng Arria® V GZ và Stratix® V cho PCI Express® có thể khiến BFM của bên thứ ba gắn cờ các ký hiệu không hợp lệ sau EDS vì lý do sau:

Khi IP cứng cho PCI Express vào thiết lập lại nóng, Máy trạng thái trạng thái đào tạo liên kết (LTSSM) trước tiên đi qua trạng thái khôi phục. Khi đang hồi phục. Nhàn rỗi, nó bắt đầu một luồng dữ liệu; trước khi vào trạng thái Đặt lại nóng, IP sẽ gửi EDS để kết thúc Luồng dữ liệu.

Theo đặc tả PCI Express, IP cứng sẽ gửi EIEOS sau EDS, nhưng không. IP cứng theo sau EDS với TS1 với bộ bit đặt lại nóng.

Vấn đề này có thể được nhìn thấy trong mô phỏng. Không có tác động nào được quan sát thấy trong thử nghiệm phần cứng thực tế.

Độ phân giải

Bỏ qua lỗi từ BFM bên thứ ba của bạn.

Các sản phẩm liên quan

Bài viết này áp dụng cho 5 sản phẩm

FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Arria® V GZ

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.