ID bài viết: 000084642 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 12/02/2015

Lỗi: <module name="">Nguồn có tín hiệu dữ liệu về <number> bit, nhưng chìm thì không.</number></module>

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Do có vấn đề trong Quartus® II/DSP Builder 14.1, bạn sẽ thấy lỗi trên trên các thành phần có nhiều giao diện Avalon® ST (AVST).  Bạn cũng có thể nhận thấy ở chế độ xem hệ thống kế thừa Qsys rằng một trong những giao diện AVST không có tín hiệu và có một giao diện bổ sung có tên "hết hạn" cũng không có tín hiệu.
    Độ phân giải

    Để giải quyết vấn đề, hãy tìm và chỉnh sửa tệp Qsys được tạo _hw.tcl cho thành phần trong thông báo lỗi.

    Biến tên tín hiệu thành duy nhất giữa avalon_streaming sinks và giữa tất cả các avalon_streaming.  Ví dụ: bạn có thể thêm "1" vào tất cả các tên trên một thành phần.

    Đồng thời bình luận về giao diện "exp".

    Ví dụ:

    Phiên bản do Qsys tạo:

    ...

    # AStInput Giao diện
    add_interface AStInput avalon_streaming sink
    set_interface_property AStInput errorDescriptor ""
    set_interface_property AStInput maxChannel 255
    set_interface_property độ trễ sẵn sàng AStInput 0
    set_interface_property đồng hồ ASSOCIATED_CLOCK AStInput
    set_interface_property AStInput đúng
    set_interface_property AStInput dataBitsPerSymbol 17
    add_interface_port AStInput input_ready sẵn sàng đầu vào 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_valid đầu vào hợp lệ 1
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_channel kênh đầu vào 8
    add_interface_port AStInput sink_data liệu đầu vào 17
    add_interface_port AStInput sink_sop đầu vào startofpacket 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_eop đầu vào endofpacket 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # AStInput1 Giao diện
    add_interface AStInput1 avalon_streaming sink
    set_interface_property AStInput1 errorDescriptor ""
    set_interface_property AStInput1 maxChannel 255
    set_interface_property AStInput1 readyEncy 0
    set_interface_property đồng hồ ASSOCIATED_CLOCK AStInput1
    set_interface_property AStInput1 ĐÚNG
    set_interface_property AStInput1 dataBitsPerSymbol 17
    add_interface_port AStInput1 cho input_ready đầu vào sẵn sàng 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 cho sink_valid đầu vào hợp lệ 1
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 cho sink_channel kênh đầu vào 8
    add_interface_port AStInput1 cho sink_data liệu đầu vào 17
    add_interface_port AStInput1 sink_sop đầu vào startofpacket 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink_eop đầu vào endofpacket 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # Hết hạn giao diện
    add_interface kết thúc ống dẫn hết hạn
    set_interface_property exp ENABLED đúng

    Phiên bản đã sửa đổi:

    # AStInput Giao diện
    add_interface AStInput avalon_streaming sink
    set_interface_property AStInput errorDescriptor ""
    set_interface_property AStInput maxChannel 255
    set_interface_property độ trễ sẵn sàng AStInput 0
    set_interface_property đồng hồ ASSOCIATED_CLOCK AStInput
    set_interface_property AStInput đúng
    set_interface_property AStInput dataBitsPerSymbol 17
    add_interface_port AStInput input_ready sẵn sàng đầu vào 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_valid đầu vào hợp lệ 1
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_channel kênh đầu vào 8
    add_interface_port AStInput sink_data liệu đầu vào 17
    add_interface_port AStInput sink_sop đầu vào startofpacket 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_eop đầu vào endofpacket 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # AStInput1 Giao diện
    add_interface AStInput1 avalon_streaming sink
    set_interface_property AStInput1 errorDescriptor ""
    set_interface_property AStInput1 maxChannel 255
    set_interface_property AStInput1 readyEncy 0
    set_interface_property đồng hồ ASSOCIATED_CLOCK AStInput1
    set_interface_property AStInput1 ĐÚNG
    set_interface_property AStInput1 dataBitsPerSymbol 17
    add_interface_port AStInput1 đầu vào1_ready sẵn sàng đầu vào 1
    set_port_property đầu vào1_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 chìm1_valid đầu vào hợp lệ 1
    set_port_property chìm1_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 chìm1_channel kênh Đầu vào 8
    add_interface_port AStInput1 chìm1_data đầu vào dữ liệu 17
    add_interface_port AStInput1 chìm1_sop đầu vào startofpacket 1
    set_port_property chìm1_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 chìm1_eop đầu vào gói 1
    set_port_property chìm1_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # Hết hạn giao diện
    # Add_interface kết thúc ống dẫn hết hạn
    # Set_interface_property exp ENABLED đúng

    Điều này dự kiến sẽ được sửa trong bản phát hành trong tương lai của phần mềm Quartus II/DSP Builder.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® IV E

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.