Giả định đồng hồ tham chiếu đầu vào với PLL ổn định, tín hiệu PLL Locked sẽ không chuyển đổi trong khi PLL thiết lập khóa. CÁC PLLs mục đích chung trong các thiết bị Stratix® V, Stratix IV, Stratix III, Arria® 10, Arria V, Arria II, Cyclone® V, Cyclone IV và Cyclone III có bộ lọc hysteresis cứng sẽ ngăn chặn việc chuyển đổi cổng bị khóa.
1
Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.
Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.