ID bài viết: 000084497 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 11/09/2012

Làm cách nào để đảm bảo rằng tất cả các đồng hồ đầu ra từ Stratix® PLL đều có pha chính xác, khi PLL được khởi động mà không có đồng hồ đầu vào bật tắt?

Môi Trường

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả Có thể có những trường hợp PLL được bật nguồn hoàn toàn, nhưng đồng hồ đầu vào vẫn chưa bắt đầu bật tắt. Nếu đây là trường hợp trong hệ thống của bạn, một khi đồng hồ đầu vào bắt đầu bật tắt, hiển thị ARESET cho 10n và sau đó cho phép PLL khóa vào đồng hồ đầu vào. Điều này sẽ đảm bảo rằng tất cả các đầu ra đồng hồ từ PLL sẽ có pha chính xác sau khi PLL khóa vào đồng hồ đầu vào.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix®

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.