ID bài viết: 000084490 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 12/08/2012

Tại sao avl_ready hủy sau avl_write_req được hiển thị trong IP Bộ điều khiển hiệu suất cao DDR3 và DDR2 SDRAM II của tôi?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Khi mã sửa lỗi (ECC) được bật, bạn sẽ thấy thông avl_ready hủy hiển thị sau khi avl_write_req được hiển thị tăng độ trễ Ghi. Đó là bởi vì bộ điều khiển cần phải chờ dữ liệu đến (tín hiệu sẵn sàng deassert) và sau đó quyết định xem thao tác đọc-sửa đổi-ghi là cần thiết trong quá trình tải lệnh.

Độ phân giải

Hành vi này sẽ không xảy ra nếu ECC bị vô hiệu hóa.

Sự cố này được khắc phục bắt đầu với phần mềm Quartus® II phiên bản 12.0.

Các sản phẩm liên quan

Bài viết này áp dụng cho 9 sản phẩm

FPGA Arria® II GX
FPGA Stratix® IV GT
FPGA Stratix® IV GX
FPGA Stratix® IV E
FPGA Stratix® V E
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® V GX
FPGA Stratix® III

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.