Do có vấn đề trong phần mềm Quartus® II, lệnh Hạn chế Thiết kế Synopsys (SDC) derive_pll_clocks có thể không hạn chế chính xác đầu ra vòng lặp khóa pha (PLL). Sự cố này xảy ra khi thiết kế của bạn sử dụng bộ chuyển đổi đồng hồ PLL trong các thiết bị 28 nm, bao gồm Stratix® V, Arria® V và Cyclone® V. Do vấn đề này, lệnh derive_pll_clocks tự động tạo ra đồng hồ được tạo trên đầu ra PLL so với mỗi đầu vào đồng hồ tham chiếu.
Để giải quyết vấn đề này, hạn chế đầu ra PLL bằng cách sử dụng create_generated_clock lệnh SDC. Tham khảo phần Bài viết liên quan để biết thêm chi tiết.
Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Pro hoặc Phần mềm Phiên bản Tiêu chuẩn 11.0.