ID bài viết: 000084365 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 30/06/2014

Tại sao derive_pll_clocks không tự động hạn chế đồng hồ đầu ra PLL?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần mềm Quartus® II, lệnh Hạn chế Thiết kế Synopsys (SDC) derive_pll_clocks có thể không hạn chế chính xác đầu ra vòng lặp khóa pha (PLL). Sự cố này xảy ra khi thiết kế của bạn sử dụng bộ chuyển đổi đồng hồ PLL trong các thiết bị 28 nm, bao gồm Stratix® V, Arria® V và Cyclone® V. Do vấn đề này, lệnh derive_pll_clocks tự động tạo ra đồng hồ được tạo trên đầu ra PLL so với mỗi đầu vào đồng hồ tham chiếu.

    Độ phân giải

    Để giải quyết vấn đề này, hạn chế đầu ra PLL bằng cách sử dụng create_generated_clock lệnh SDC. Tham khảo phần Bài viết liên quan để biết thêm chi tiết.

    Sự cố này được khắc phục bắt đầu với phiên Intel® Quartus® Prime Pro hoặc Phần mềm Phiên bản Tiêu chuẩn 11.0.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 14 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Stratix® V GT
    FPGA Cyclone® V GX
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.