ID bài viết: 000084352 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 03/12/2012

Trong các Lõi IP 40GbE và 100GbE MAC và PHY, Phần mềm Quartus II báo cáo độ rộng xung tối thiểu cho một số tín hiệu xung nhịp PHY 10 Gbps

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Trong các lõi IP 40GbE và 100GbE MAC và PHY, phần mềm Quartus II báo cáo vi phạm độ rộng xung tối thiểu đối với PHY độ trễ thấp 10 Gbps thiết kế trên tín hiệu đồng hồ sau:

    x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|pld10grxclkout~CLKENA0|outclk x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|wys|pld10grxpldclk
    Độ phân giải

    Vấn đề này đã được khắc phục trong bản phát hành phần mềm Quartus 12.1 của lõi IP.

    Đối với bản phát hành 12.0 của lõi IP, vui lòng bỏ qua các đường dẫn này. Những hành vi vi phạm độ rộng xung tối thiểu này là dành cho đường dẫn sai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Stratix® IV
    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.