ID bài viết: 000084328 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 14/01/2013

Lỗi: Lỗi trong khi thực thi lệnh generate_ed.tcl: <example design="">: Giao diện seq_debug xuất giao diện không xác định if0.seq_debug</example>

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong phần mềm Quartus® II phiên bản 12.1 trở lên, thông báo lỗi này có thể xuất hiện khi tạo thiết kế mẫu cho bộ điều khiển DDR3 với UniPHY nếu loại giao diện Bộ công cụ gỡ lỗi EMIF trên chip được đặt thành Nội bộ (JTAG).

Độ phân giải

Cách khắc phục là thay đổi cài đặt gỡ lỗi trên chip từ Nội bộ (JTAG) sang Chia sẻ. Điều này tạo ra Avalon® giao diện nô lệ, không cần được kết nối.

Sự cố này đã được khắc phục Intel® Quartus® Prime Phần mềm Phiên bản 13.0.

Các sản phẩm liên quan

Bài viết này áp dụng cho 20 sản phẩm

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Arria® II GZ
FPGA Stratix® III
FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA Stratix® IV E
FPGA SoC Cyclone® V SE

1

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.