ID bài viết: 000084325 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Có thay đổi nào trong giới Stratix PLL VCO trong phần mềm Quartus® II phiên bản 2.2 SP1 không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả Có. Dựa trên dữ liệu đặc tính của silicon, những thay đổi sau đây đã được thực hiện đối với thông số kỹ thuật Stratix PLL (PLL nâng cao/PLL nhanh cho tất cả các thiết bị Stratix) trong phần mềm Quartus II phiên bản 2.2 SP1:

Trước phiên bản 2.2 SP1:

Phạm vi VCO cho cả EPLL và FPLL được đặt trong khoảng 300-1000MHz, đang chờ xác định đặc tính silicon.

Những thay đổi sau đây được thực hiện Stratix thời gian PLL trong phần mềm Quartus II phiên bản 2.2 SP1:

Đối với PLLs nâng cao (EPLLs):

Phần mềm Quartus II phiên bản 2.2 SP1 sẽ thực thi phạm vi VCO 300-800MHz như được chỉ định trong bảng dữ liệu dòng thiết bị Stratix cho các cấp tốc độ -5 và -6. Phạm vi VCO cho cấp tốc độ -7 là 300-600 MHz.

Đối với PLLs nhanh (FPLLs):

Phần mềm Quartus II phiên bản 2.2 SP1 sẽ tiếp tục hỗ trợ phạm vi VCO 300-1000 MHz khi FPLL được sử dụng cho mục đích chung. Phạm vi VCO cao hơn cho phép linh hoạt hơn trong việc chọn các yếu tố nhân và phân chia trong Quartus. Khi FPLL được sử dụng ở chế độ Đồng bộ nguồn, dải tần VCO không thay đổi từ thông số kỹ thuật bảng dữ liệu 300-840 MHz.

Bảng dữ liệu Stratix thiết bị mới sẽ được cập nhật để phản ánh các thông số kỹ thuật mới cho các thiết bị cấp tốc độ -5,-6 và -7.

Giải pháp thay thế cho các thiết kế bị ảnh hưởng:

  1. Kể từ khi phần mềm Quartus II phiên bản 2.2 SP1 hỗ trợ phạm vi VCO 300-1000 MHz cho FPLLs, nếu có thể, EPLLs có thể được chuyển sang FPLLs bằng cách đánh dấu vào ô đánh dấu "Sử dụng PLL Nhanh" trên trang 1 của altPLL mega-wizard. Lưu ý rằng, điều này có thể không khả thi nếu thiết kế cần sử dụng các đầu ra đồng hồ ngoài chuyên dụng chỉ khả dụng trên EPLLs.

    Ngoài ra, thông tin trên không thể được đáp ứng nếu PLL sử dụng bất kỳ tính năng cụ thể nào của EPLL như chuyển đổi đồng hồ, băng thông có thể lập trình, Cấu hình lại PLL, Phổ tần trải rộng, v.v. hoặc nếu chân đầu vào/đầu ra đồng hồ được khóa trong thiết kế.

  2. Một giải pháp khác là chia tần số đầu ra giữa 2 hoặc nhiều EPLLs.

    Ví dụ:

    Đầu ra mong muốn đến EPLL = 33,3333 MHz, Đầu ra mong muốn ở 66,6666 MHz, 100 MHz và 166,66 MHz. LCM của các tần số đầu ra này là 999,9Mhz sẽ dẫn đến không phù hợp.

Đối với sự kết hợp trên:

Quartus II Phiên bản 2.2 - Đáp ứng các tổ hợp tần số đầu vào/đầu ra.

Quartus II Phiên bản 2.2 SP1 - Không thể đáp ứng và có thể cung cấp tần số đồng hồ đầu ra như được hiển thị dưới đây:

  1. 66,666 MHz, 111,11 MHz, 166,66 MHz (VCO ở 333 MHz) hoặc
  2. 62,5 MHz, 100,00 MHz, 166,66 MHz (VCO ở 500 MHz)

Trong ví dụ trên, đầu ra 100 MHz có thể được chuyển sang EPLL khác tách biệt với đầu ra 66,66 MHz và đầu ra 166,66 MHz.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix®

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.