Thông báo lỗi phân tích và tổng hợp này có thể được thấy trong dự án ví dụ UniPHY khi UniPHY Intel® FPGA IP có sự kết hợp của các cài đặt này:
- Cài đặt PHY: Bất kỳ tùy chọn chế độ chia sẻ PLL/DLL/OCT nào được đặt thành máy chủ hoặc trình ẩn
- Chẩn đoán: Bật bộ công cụ gỡ lỗi EMIF trên chip được chọn
Vấn đề là do tệp core_debug.sv được liệt kê hai lần trong tệp .qip mẫu thiết kế.
Giải pháp khắc phục là bình luận một trong các tệp trong tệp .qip mẫu thiết kế. Ví dụ:
#set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [file join $::quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]
Sự cố này được khắc phục bắt đầu với phần mềm Quartus® II phiên bản 13.0.