ID bài viết: 000084315 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 12/02/2013

Lỗi (10149): Lỗi Tuyên bố HDL Verilog tại core_debug.sv(1): mã định danh "seq_core_debug_pkg" đã được khai báo trong phạm vi hiện tại

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Thông báo lỗi phân tích và tổng hợp này có thể được thấy trong dự án ví dụ UniPHY khi UniPHY Intel® FPGA IP có sự kết hợp của các cài đặt này:

    • Cài đặt PHY: Bất kỳ tùy chọn chế độ chia sẻ PLL/DLL/OCT nào được đặt thành máy chủ hoặc trình ẩn
    • Chẩn đoán: Bật bộ công cụ gỡ lỗi EMIF trên chip được chọn

    Vấn đề là do tệp core_debug.sv được liệt kê hai lần trong tệp .qip mẫu thiết kế.

    Độ phân giải

    Giải pháp khắc phục là bình luận một trong các tệp trong tệp .qip mẫu thiết kế. Ví dụ:

    #set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [file join $::quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]

    Sự cố này được khắc phục bắt đầu với phần mềm Quartus® II phiên bản 13.0.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® V GX
    FPGA Stratix® V GS
    FPGA Stratix® V E

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.