ID bài viết: 000084312 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 26/03/2013

Tại sao việc hợp nhất Khối DSP không xảy ra?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Phần mềm Quartus® II có thể không hợp nhất các nhân độc lập thành một hoặc hai khối DSP khi sử dụng các dòng thiết bị Cyclone® V, Arria® V và Stratix® V.

Ví dụ:

Ba hệ số nhân độc lập 9x9 phù hợp với ba Khối DSP thay vì hợp nhất thành một Khối DSP.

Hai hệ số nhân độc lập 16x16 phù hợp với hai Khối DSP thay vì hợp nhất thành một Khối DSP.

Ba hệ số nhân độc lập 18x18 phù hợp với ba Khối DSP thay vì hợp nhất thành hai Khối DSP.

Độ phân giải

Việc hợp nhất các hệ số nhân độc lập sẽ tự động có hiệu lực khi phần mềm Quartus® II xác định không đủ Khối DSP trên thiết bị hoặc trong vùng LogicLock.

Các sản phẩm liên quan

Bài viết này áp dụng cho 15 sản phẩm

FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA Stratix® V E
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.