ID bài viết: 000084309 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 09/12/2013

Tại sao tôi thấy một Lỗi chết người trong phần mềm Quartus II sau khi định tuyến đầu ra Stratix III PLL của tôi trực tiếp đến chân đầu ra thiết bị?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do có vấn đề trong phần mềm Quartus® II phiên bản 13.1 trở lên, bạn có thể thấy một lỗi nghiêm trọng nếu bạn kết nối đầu ra đồng hồ Stratix® III PLL trực tiếp với chân đầu ra thiết bị.

Độ phân giải

Để xử lý lỗi này:

  • Tháo kết nối.
  • Sử dụng đồng hồ đầu ra PLL để clock giai đoạn đăng ký đầu ra DDIO có cổng data_h của nó được liên kết với \'1\' và cổng data_l của nó được liên kết với \'0\'. Điều này dẫn đến việc truyền tín hiệu đồng hồ qua giai đoạn đầu ra DDIO nhưng loại bỏ kết nối trực tiếp đến chân.

Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® III

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.