ID bài viết: 000084272 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 06/01/2014

Tại sao mô phỏng bộ giải mã ALTECC có trục trặc khi bit tương tự không chính xác?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Bộ mã hóa/Bộ giải mã Tubor IP FPGA Intel® IP-TURBO
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Trong phần mềm Quartus® II phiên bản 12.1 SP1 trở lên, trên đầu ra của siêu chức năng bộ giải mã ALTECC, bạn có thể thấy trục trặc trên bit tương ứng cho tất cả các lỗi bit đơn.

    Độ phân giải

    Để giải quyết vấn đề này, thêm một giai đoạn đường ống vào kết quả giải mã bằng cách cài đặt độ trễ đầu ra của chu kỳ đồng hồ 1 trong trình hướng dẫn ALTECC.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Stratix® V

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.