ID bài viết: 000084239 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 16/08/2012

Tại sao báo cáo bộ chỉnh phần mềm Quartus II đôi khi cho thấy cách đặt hàng bộ đếm đầu ra PLL khác với những gì tôi đã sử dụng trong thiết kế của mình?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Khi bạn tạo PLL trong Arria II, Cyclone®® III, Cyclone IV, Stratix® III, và Stratix IV, bạn có thể thấy các wire_pll1_clk[X] không ánh xạ để truy cập[X]. Ví dụ: bạn có thể thấy wire_pll1_clk[3] không sử dụng C3 trong báo cáo bộ chỉnh. Đó là hành vi mong đợi vì bộ chỉnh sẽ đặt đồng hồ đầu ra PLL theo tài nguyên định tuyến cần thiết cho mạng đồng hồ.

 

Nếu bạn muốn wire_pll1_clk[X] dịch chuyển pha động, bạn sẽ cần phải chọn phasecounterse môi trường cho bộ đếm C[X] theo bảng "Phase Counter Select Mapping" trong sổ tay thiết bị. Phasecountersec sẽ phù hợp với mã RTL, việc ánh xạ vật lý đến các vị trí bộ đếm đầu ra của bộ chỉnh là không liên quan.

Các sản phẩm liên quan

Bài viết này áp dụng cho 10 sản phẩm

FPGA Stratix® III
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Cyclone® III
FPGA Cyclone® III LS
FPGA Cyclone® IV E
FPGA Cyclone® IV GX
FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.