ID bài viết: 000084212 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 15/01/2013

Thông số kỹ thuật thời gian xung tối thiểu của tín hiệu đặt lại toàn cầu trong IP UniPHY là gì?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Đặt lại toàn cầu trong UNIPHY IP được kết nối với cổng areset PLL. Do đó, độ rộng xung tối thiểu của cổng PLL areset sẽ là thông số kỹ thuật độ rộng xung tối thiểu của cổng areset PLL.

Bạn có thể tham khảo phần thông số kỹ thuật PLL của bảng dữ liệu thiết bị.

Ví dụ: độ rộng xung tối thiểu trên cổng areset PLL là 10ns cho Stratix® IV và Stratix® V.

Các sản phẩm liên quan

Bài viết này áp dụng cho 7 sản phẩm

FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Stratix® IV E
FPGA Stratix® V GS
FPGA Stratix® V E

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.