ID bài viết: 000084197 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 06/08/2014

Tại sao các thay đổi ECO đối với Chuỗi trì hoãn D3 1 không được triển khai chính xác?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do sự cố trong phiên bản phần mềm Quartus® II 14.0 trở về trước, bạn có thể thấy rằng các thay đổi ECO đối với Chuỗi trì hoãn D3 1 không được thực hiện đúng. Thay đổi không có hiệu lực và không có sự khác biệt nào được nhìn thấy trong danh sách mạng thời gian hoặc trong phần cứng.

    Sự cố này ảnh hưởng đến các thiết bị Arria® V và Cyclone® V.

    Độ phân giải

    Để khắc phục sự cố này, không sử dụng dòng ECO để sửa đổi cài đặt chuỗi trễ D3 1.

    Bạn có thể đặt giá trị chuỗi trễ D3 1 bằng cách sử dụng gán D3_DELAY và biên dịch lại thiết kế.

    Sự cố này dự kiến sẽ được khắc phục trong bản phát hành tương lai của phần mềm Quartus® II.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Arria® V và FPGA SoC
    FPGA Cyclone® V và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.