CÁC PLLs trung tâm ở phía dưới chỉ có quyền truy cập vào một mạng PHYCLK trong Stratix® V.
Tại sao hai PLLs trung tâm không thể điều khiển hai bộ điều khiển bộ nhớ khác nhau với UniPHY ở dưới cùng của Stratix V?
1
Tuyên bố miễn trừ trách nhiệm
Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.
Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.