ID bài viết: 000084178 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/12/2013

Tại sao hai PLLs trung tâm không thể điều khiển hai bộ điều khiển bộ nhớ khác nhau với UniPHY ở dưới cùng của Stratix V?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

CÁC PLLs trung tâm ở phía dưới chỉ có quyền truy cập vào một mạng PHYCLK trong Stratix® V.

Độ phân giải Nếu bạn cần sử dụng PLLs trung tâm để điều khiển hai giao diện bộ nhớ ngoài, hãy sử dụng chế độ chia sẻ PLL.

Các sản phẩm liên quan

Bài viết này áp dụng cho 4 sản phẩm

FPGA Stratix® V GX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.