Bạn có thể sẽ gặp phải lỗi nội bộ này khi triển khai giao diện bộ nhớ DDR2 SDRAM hoặc giao diện bộ nhớ DDR3 SDRAM bằng cách sử dụng Bộ điều khiển bộ nhớ cứng trong dòng thiết bị Cyclone® V hoặc Arria® V. Phần mềm Quartus® II kỳ vọng đầu vào xung mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk và mp_wfifo_clk_0_clk) của Bộ điều khiển bộ nhớ cứng sẽ luôn được điều khiển bởi bộ đệm xung giờ. Nó tự động chèn bộ đệm đồng hồ bất cứ khi nào các cổng này được giới hạn thông qua vòng lặp khóa pha (PLL). Lỗi nội bộ có thể xảy ra nếu các cổng này chỉ được kết nối với cổng đầu vào ngoài.
Có hai cách khắc phục sự cố này. Giải pháp đầu tiên là chèn bộ đệm đồng hồ để điều khiển các đầu vào đồng hồ của Bộ điều khiển bộ nhớ cứng theo cách thủ công. Giải pháp thứ hai là thêm các bài tập tín hiệu toàn cầu sau để bộ đệm đồng hồ được tự động chèn vào các cổng đồng hồ đầu vào:
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_cmd_clk_0_clk name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_rfifo_clk_0_clk name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_wfifo_clk_0_clk name}