ID bài viết: 000084120 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 04/02/2014

Lỗi (15629): Nguyên tử "lược ~ 0" phụ thuộc vào các cổng đầu vào không được kết nối

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Cấu hình lại ALTPLL Avalon
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Bạn có thể thấy lỗi này khi khởi tạo một siêu chức năng Altera_PLL_RECONFIG trong hệ thống Qsys của bạn.

    Độ phân giải

    Thay đổi các cài đặt sau trong .qsf cho dự án của bạn:

    • set_global_assignment -name SYNTH_TIMING_DRIVEN_SYNTHESIS TẮT
    • set_global_assignment -name ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP TẮT
    • set_global_assignment -name PRE_MAPPING_RESYNTHESIS TẮT

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 15 sản phẩm

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.