ID bài viết: 000084027 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 06/08/2018

Cảnh báo (10240): Cảnh báo Verilog HDL Luôn Xây dựng altpciexpav_stif_txresp_cntrl.v

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • Intel® Quartus® Prime Phiên bản Tiêu chuẩn
  • IP cứng Intel® Arria® 10 Cyclone® 10 cho PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong IP cứng Intel® Arria® 10 cho PCI Express*, bạn sẽ thấy các cảnh báo sau trong quá trình phân tích và phân tích khi sử dụng phần mềm Intel® Quartus® II hoặc Intel® Quartus® Prime Standard.

    Cảnh báo (10240): Cảnh báo Verilog HDL Luôn Xây dựng ở altpciexpav128_txresp_cntrl.v(344): suy luận chốt (es) cho biến "payload_limit_cntr", giữ giá trị trước đó của nó trong một hoặc nhiều đường dẫn thông qua cấu trúc luôn luôn
    Thông tin (10041): Chốt suy luận cho "payload_limit_cntr[0]" tại altpciexpav128_txresp_cntrl.v(344)
    Thông tin (10041): Chốt suy luận cho "payload_limit_cntr[1]" tại altpciexpav128_txresp_cntrl.v(344)
    Thông tin (10041): Chốt suy luận cho "payload_limit_cntr[2]" tại altpciexpav128_txresp_cntrl.v(344)
    Thông tin (10041): Chốt suy luận cho "payload_limit_cntr[3]" tại altpciexpav128_txresp_cntrl.v(344)

    Độ phân giải

    Có thể bỏ qua một cách an toàn những cảnh báo này và đã được sửa Intel® Quartus® Prime Pro từ phiên bản 16.1.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 4 sản phẩm

    FPGA Intel® Cyclone® 10 GX
    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.