Sự cố quan trọng
Khi bạn biên dịch lõi IP RapidIO cho Arria II GZ hoặc thiết bị Stratix IV, Tệp Hạn chế Thiết kế Synopsys (.sdc) được tạo bằng IP vi phạm thời gian chính. Sự cố này ảnh hưởng đến tất cả các lõi IP RapidIO trong chế độ 1 lần hoạt động ở tốc độ 5 Gbaud và nhắm Arria II GZ hoặc Stratix IV.
Để khắc phục vấn đề này, sửa đổi thủ công các hạn chế trong tệp SDC.
Nếu lõi IP của bạn biến thể gấp 1 lần ở mức 5 Gbaud nhắm mục tiêu đến Arria II GZ hoặc Stratix iv dòng thiết bị:
- Thêm đa chu kỳ
hạn chế đường dẫn
set_multicycle_path -end -setup -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 2
- Thêm đa chu kỳ
hạn chế đường dẫn
set_multicycle_path -end -hold -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 1
Những thay đổi này là cần thiết nhưng có thể không đủ để chớp thời gian Lõi RapidIO IP. Bạn có thể cần áp dụng các chiến lược bổ sung. Ví dụ, bạn có thể cần thực hiện quét hạt giống, thúc đẩy theo cách thủ công các đồng hồ chia cho hai lần và các nguồn tương ứng là đồng hồ toàn cầu, vô hiệu hóa các đồng hồ chia cho hai lần là toàn cầu đồng hồ để trì hoãn định tuyến ngắn hơn hoặc thực hiện một số sự kết hợp của các chiến lược này.
Sự cố này đã được khắc phục trong phiên bản 15.1 của lõi RAPIDIO IP.