ID bài viết: 000083671 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 23/12/2014

Tại sao điểm cuối PCI Express bị mắc kẹt trong DETECT. QUIET khi sử dụng ví dụ Avalon thiết kế Qsys-MM?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả IP cứng Avalon®-MM Stratix® V cho thiết kế mẫu PCI® Express, có sẵn từ /ip/altera/altera_pcie/altera_pcie_sv_hip_avmm/example_designs/ directory, sẽ không liên kết thành công đào tạo trong phần cứng hoặc khi sử dụng chế độ nối tiếp trong mô phỏng.  Điều này là do điểm cuối được giữ lại.
    Độ phân giải

    Để giải quyết vấn đề này, hãy mở thiết kế ở Qsys và xóa kết nối khỏi đầu ra nreset_status từ mô-đun DUT đến đầu vào mgmt_rst_reset trên mô-đun alt_xcvr_reconfig_0.

    Vấn đề này đã được khắc phục bắt đầu từ phiên bản 13.1 của Phần mềm Quartus® II.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.