ID bài viết: 000083613 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 16/06/2015

Các vi phạm về thời gian trên giao diện liên kết của thiết kế bộ điều khiển bộ nhớ cứng ngoại quan Cyclone® V hoặc Arria® V DDR3 của tôi có hợp lệ không?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Khi liên kết hai bộ điều khiển bộ nhớ cứng DDR3 trong Cyclone® V hoặc Arria® V, bạn có thể gặp phải vi phạm định thời trên giao diện liên kết. Những vi phạm này là hợp lệ.

Độ phân giải

Cách giải quyết là chèn các thanh ghi đường ống cho các tín hiệu liên kết.

Các sản phẩm liên quan

Bài viết này áp dụng cho 10 sản phẩm

FPGA SoC Cyclone® V SE
FPGA Arria® V GT
FPGA Cyclone® V E
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.