ID bài viết: 000083465 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 17/08/2012

Khi sử dụng chế độ cấu hình Active Parallel (AP) có thể đặt tần số DCLK thành tần số cố định hoặc tôi có thể sử dụng đồng hồ ngoài không?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Không, chế độ cấu hình AP sử dụng bộ dao động bên trong 40MHz để cấu hình và điều này không thể thay đổi cũng như không thể sử dụng đồng hồ ngoài.

Khi sử dụng chế độ cấu hình AP, tần số DCLK tối đa sẽ là 40MHz. Tần số DCLK điển hình sẽ là 33MHz với tối thiểu 20MHz.

Các sản phẩm liên quan

Bài viết này áp dụng cho 2 sản phẩm

FPGA Cyclone® IV E
FPGA Cyclone® III

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.