ID bài viết: 000083447 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 11/09/2012

Hướng dẫn sử dụng: Hướng dẫn sử dụng Siêu chức năng Giao diện Bộ nhớ DDR bên ngoài (ALTMEMPHY) --> Errata

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

10001846, Chương 3 "Thông số kỹ thuật", Bảng 3-2, Phiên bản 4.1.

 

phy_clk_1x số kỹ thuật chuyển đổi pha đã được cập nhật. bảng đầu ra PLL Stratix® III không chính xác chỉ ra rằng sự chuyển đổi pha của phy_clk_1x ra khỏi bộ đếm PLL C0 có sự chuyển đổi pha là 0 Độ. Sự chuyển đổi pha chính xác cho phy_clk_1x được Triển khai bởi Bộ công cụ IP là 30 Độ.

Bản sửa đổi tiếp theo của hướng dẫn sử dụng sẽ bao gồm thông số kỹ thuật được cập nhật này.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® III

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.