ID bài viết: 000083440 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 25/06/2018

Tại sao các bộ thu phát không đặt lại chính xác khi sử dụng Interlaken (Thế hệ thứ 2) Intel® FPGA IP trên Intel® Stratix® 10 FPGA?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® Interlaken (Thế hệ thứ 2)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do có vấn đề trong phần mềm Intel® Quartus® Prime phiên bản 18.0 và cũ hơn, hiển thị tín hiệu reset_n trên Interlaken (Thế hệ thứ 2) Intel FPGA IP sẽ không đặt lại các bộ thu phát có trong lõi.

    Độ phân giải

    Để giải quyết vấn đề này, hãy kết nối thủ công tín hiệu reset_n trong bộ bao bọc rõ ràng ilk_uflex_ext mô-đun chứa trong lõi IP như minh họa dưới đây:

    Mã gốc:

    uflex_ilk_hard_pcs_xcvr #(

    . NUM_LANES (NUM_LANES),

    ...

    )C2_XCVR(

    bộ điều khiển đặt lại

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n,

    ...

    Mã giải pháp thay thế:

    ...

    ) C2_xcvr (

    bộ điều khiển đặt lại

    .mm_clk (mm_clk), //75-125 MHz

        .reset_n (reset_n),

    ...

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Intel® Quartus® Prime.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.