Biến thể Lõi RapidIO IP với Mô-đun Avalon-MM Thụ động không thành công trong Hệ thống VHDL Qsys

Nếu bạn tạo phiên bản lõi RapidIO IP trong Qsys và xác định ngôn ngữ đầu ra VHDL, lõi RapidIO IP của bạn không thể kết nối chính xác trong hệ thống Qsys.

Lý do là các tuyên bố của từ hoặc hai từ địa chỉ drbell_s_address, mnt_s_address, , sys_mnt_s_address io_s_rd_address, và io_s_wr_address. Trong VHDL, những các cổng được định nghĩa là có một dải bit có bit ít nhất đáng kể là 2 hoặc 3 thay vì 0. Qsys không thể kết nối các cổng này một cách chính xác.

Tất cả các biến thể lõi RapidIO IP đều có giao diện bảo trì hệ thống với một tín sys_mnt_s_address hiệu. Các tín hiệu khác có sẵn tùy thuộc vào các mô-đun mà lõi IP của bạn bao gồm.

Vấn đề này không có giải pháp khắc phục. Bạn phải tránh tạo một Hệ thống RapidIO với ngôn ngữ đầu ra VHDL tại Qsys.

Sự cố này đã được khắc phục trong phiên bản 14.1 của lõi RAPIDIO IP.