ID bài viết: 000083333 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 11/09/2012

Cảnh báo nghiêm trọng: <slave_ddrx_instance_name>_pin_map.tcl: Không tìm thấy đồng hồ PLL cho mem_if|controller_phy_inst|memphy_top_inst|umemphy|uread_datapath|read_valid_predict[0].qvld_rd_address[0]</slave_ddrx_instance_name>

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn sẽ nhận được lời cảnh báo nêu trên trong Quartus® Phiên bản phần mềm II 10.0SP1 và cũ hơn nếu bạn đã khởi tạo _example_top.v cho bộ điều khiển UniPHY chính và thụ động trong thiết kế của bạn.

pll_dqs_ena_clk thiếu tín hiệu chính và phụ _example_top.v và điều này sẽ gây ra cảnh báo quan trọng trong báo cáo fitter.

Để tránh những cảnh báo quan trọng đã đề cập ở trên, bạn nên thêm cổng pll_dqs_ena_clk vào ngay lập tức trong các tệp _example_top.v cho cả mô-đun chính và mô-đun thụ động.

Ví dụ: trong thiết kế cấp cao nhất, hãy thêm cổng pll_dqs_ena_clk như minh họa dưới đây:

máy tính mem_if ddr2 (

.pll_ref_clk(pll_ref_clk),

khi PHY là chính PLL/DLL, đây sẽ là các đầu ra có thể được chia sẻ với các thành phần khác của chip

khi PHY là phụ thuộc PLL/DLL, đây sẽ là đầu vào từ các khởi tạo PLL/DLL bên dưới

.pll_afi_clk (pll_afi_clk),

.pll_addr_cmd_clk (pll_addr_cmd_clk),

.pll_dqs_ena_clk (pll_dqs_ena_clk), //added

.pll_mem_clk (pll_mem_clk),

.pll_write_clk (pll_write_clk),

.pll_avl_clk (pll_avl_clk),

.pll_config_clk (pll_config_clk),

.pll_locked (pll_locked),

.dll_delayctrl (dll_delayctrl),

.

.

);

Vấn đề này đã được khắc phục trong phần mềm Quartus II phiên bản 10.1.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Stratix® IV GX

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.