Bạn sẽ nhận được lời cảnh báo nêu trên trong Quartus® Phiên bản phần mềm II 10.0SP1 và cũ hơn nếu bạn đã khởi tạo _example_top.v cho bộ điều khiển UniPHY chính và thụ động trong thiết kế của bạn.
pll_dqs_ena_clk thiếu tín hiệu chính và phụ _example_top.v và điều này sẽ gây ra cảnh báo quan trọng trong báo cáo fitter.
Để tránh những cảnh báo quan trọng đã đề cập ở trên, bạn nên thêm cổng pll_dqs_ena_clk vào ngay lập tức trong các tệp _example_top.v cho cả mô-đun chính và mô-đun thụ động.
Ví dụ: trong thiết kế cấp cao nhất, hãy thêm cổng pll_dqs_ena_clk như minh họa dưới đây:
máy tính mem_if ddr2 (
.pll_ref_clk(pll_ref_clk),
khi PHY là chính PLL/DLL, đây sẽ là các đầu ra có thể được chia sẻ với các thành phần khác của chip
khi PHY là phụ thuộc PLL/DLL, đây sẽ là đầu vào từ các khởi tạo PLL/DLL bên dưới
.pll_afi_clk (pll_afi_clk),
.pll_addr_cmd_clk (pll_addr_cmd_clk),
.pll_dqs_ena_clk (pll_dqs_ena_clk), //added
.pll_mem_clk (pll_mem_clk),
.pll_write_clk (pll_write_clk),
.pll_avl_clk (pll_avl_clk),
.pll_config_clk (pll_config_clk),
.pll_locked (pll_locked),
.dll_delayctrl (dll_delayctrl),
.
.
);
Vấn đề này đã được khắc phục trong phần mềm Quartus II phiên bản 10.1.