ID bài viết: 000083288 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/11/2013

Tại sao Uniphy DDR3 của tôi * |pll_c2p_write_clk biến mất khỏi các báo cáo TimeQuest của tôi trong quá trình biên dịch nhất định?

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Đối với một số cấu hình nhất định của bộ điều khiển bộ nhớ dựa trên DDR3 UniPHY, *|pll_c2p_write_clk đồng hồ có thể không được liệt kê trong báo cáo đồng hồ trong quá trình phân tích thời gian. Thiếu sót này có thể xảy ra khi hai trong số các đầu ra bộ đếm PLL bộ điều khiển bộ nhớ có cùng cài đặt và được kết hợp với nhau. Trong trường hợp này, đồng *|pll_c2p_write_clk hồ sẽ được liên kết vào *|pll_afi_clk đó là lý do tại sao nó không còn hiển thị trong các báo cáo TimeQuest.

Độ phân giải Không cần giải pháp khắc phục vì việc kết hợp bộ đếm PLL *|pll_c2p_write_clk là hợp lệ và tất cả các đường dẫn thời gian ban đầu được liên kết với đồng hồ hiện được *|pll_afi_clk liên kết với đồng hồ.

Các sản phẩm liên quan

Bài viết này áp dụng cho 4 sản phẩm

FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX

1

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.