ID bài viết: 000083268 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 27/09/2011

Thử nghiệm trình diễn có thể thất bại cho một số biến thể RapidIO

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Các biến thể RapidIO triển khai thông tin đầu vào/đầu ra Avalon-MM mô đun lớp logic chính hoặc phụ và nhắm mục tiêu Stratix IV GX hoặc mô phỏng thất bại của thiết bị Arria II GX với thông báo lỗi cho biết rằng một tín hiệu không có giá trị mong đợi. Vấn đề là do một tham số RTL không đơn vị trong mô hình mô phỏng chức năng IP..

Các biến thể RapidIO này không thể mô phỏng thành công với bàn kiểm tra trình diễn.

Độ phân giải

Để tránh vấn đề này, hãy tái tạo mô phỏng chức năng IP của bạn model với tùy quartus_map chọn dòng lệnh SIMGEN_RAND_POWERUP_FFS=OFF.

Kịch bản sau cung cấp lệnh này cho DUT và người hối cải RIO trong bàn thử nghiệm, đối với trường hợp của RapidIO MegaCore biến thể chức năng khởi tạo tất cả các mô-đun. Để sử dụng nó để hồi quy mô hình mô phỏng chức năng IP của bạn, cập nhật tên tập tin cho biến thể, sửa đổi các lệnh với thiết bị chính xác và HDL, và xóa các đường tham chiếu cho các mô-đun mà biến thể của bạn thực hiện không bao gồm.

Chạy lệnh hoặc nhập các lệnh tương ứng, trong phần thư mục chứa tất cả các tệp nguồn.

#!/bin/sh #Modify the following lines with the correct device and HDL information. #Parameter CBX_HDL_LANGUAGE=Verilog or VHDL #Parameter --family is one of {stratixiv, arriaiigx, cycloneiv, arriagx, stratixiigx}. #Regenerate the IP functional simulation model for the DUT: quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF" --family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v" --source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v" --source="./rio_riophy_reset.v" --source="./rio_concentrator.v" --source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v" --source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v" rio.v #Regenerate the IP Functional Simulation Model for SISTER cp rio_rio_sister.v rio_sister_rio.v cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF" --family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v" --source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v" --source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v" --source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v" --source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v" --source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v

Vấn đề này sẽ được khắc phục trong phiên bản sau của RapidIO Chức năng MegaCore.

Các sản phẩm liên quan

Bài viết này áp dụng cho 3 sản phẩm

FPGA Arria® II
FPGA Stratix® IV
FPGA Arria® II GX

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.