ID bài viết: 000083172 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 22/10/2013

Tại sao thanh ghi CSR báo cáo lỗi dữ liệu ECC khi dữ liệu đọc không bị hỏng?

Môi Trường

    Bộ điều khiển DDR3 SDRAM với IP FPGA Intel® UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Thanh ghi cấu hình và trạng thái (CSR) có thể báo cáo lỗi bit ngay cả khi màn hình bộ tạo lưu lượng không phát hiện lỗi dữ liệu khi bạn bật cả mã sửa lỗi (ECC) và CSR trong cài đặt GUI MegaWizard™ bộ điều khiển bộ nhớ cứng DDR3 (HMC). Có thể thấy sự khác biệt này vì bộ điều khiển bộ nhớ đọc dữ liệu từ các vị trí không xác định.

Độ phân giải

Giải pháp cho vấn đề này là tải bộ nhớ với nội dung đã biết khi bạn bật tính năng ECC.

 

 

Các sản phẩm liên quan

Bài viết này áp dụng cho 14 sản phẩm

FPGA Cyclone® V E
FPGA SoC Cyclone® V SE
FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA SoC Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GX
FPGA Arria® V và FPGA SoC
FPGA Arria® V GT
FPGA Arria® II GZ
FPGA Cyclone® V và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.