ID bài viết: 000083123 Loại nội dung: Thông báo lỗi Lần duyệt cuối: 05/06/2014

Cảnh báo (10230): Cảnh báo chuyển nhượng HDL Verilog tại *instance_name*_write_datapath.v(118): giá trị bị cắt cụt với kích thước phù hợp với kích thước mục tiêu (1)

Môi Trường

    Phiên bản đăng ký Intel®Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Bạn có thể gặp phải cảnh báo trên khi biên dịch Bộ điều khiển DDR2 hoặc DDR3 SDRAM với IP UniPHY trong Quartus II.

Cảnh báo này xảy ra khi Quartus II tổng hợp một số thanh ghi và logic được kết nối với tín hiệu 'phy_ddio_oct_ena_pre_shift' do bus không khai báo cho tín hiệu này trong tên và tệp _write_datapath.v.  Điều này dẫn đến hành vi chuyển mạch OCT không chính xác.

 

Độ phân giải

Khai báo tín hiệu \'phy_ddio_oct_ena_pre_shift\' như bên dưới trong tệp tin _write_datapath.v được tạo trước khi chuyển nhượng.

dây [AFI_DQS_WIDTH-1:0] phy_ddio_oct_ena_pre_shift;

Các sản phẩm liên quan

Bài viết này áp dụng cho 9 sản phẩm

FPGA Stratix® V E
FPGA Stratix® IV GX
FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Stratix® IV E
FPGA Stratix® III
FPGA Arria® II GZ
FPGA Stratix® IV GT

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.