ID bài viết: 000083090 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 10/05/2018

Tại sao tôi thấy các vi phạm thời gian giữ trong lõi Intel® FPGA IP Ethernet Độ trễ thấp khi KR4 được bật?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® 40G Ethernet Độ trễ thấp cho Arria® 10 và Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Do vấn đề với lõi Intel® FPGA IP 40G Ethernet Độ trễ thấp trên Intel® Stratix® 10 FPGA, bạn có thể thấy các vi phạm thời gian giữ nhỏ khi bật tính năng KR4.

    Độ phân giải

    Một công việc tạm thời có thể có cho vấn đề thời gian này là chạy quét hạt giống để tìm thấy kết quả thời gian tốt hơn.

    Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành trong tương lai của phần mềm Intel® Quartus® Prime.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.