ID bài viết: 000083089 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/05/2018

Tại sao thiết kế mẫu được tạo động của IP Ethernet 25G bị lỗi thời gian trong Intel® Stratix®10 FPGA thiết bị ES1 và ES2?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® Ethernet 25G
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Sự cố quan trọng

Mô tả

Do sự cố trong Phần mềm phiên bản Intel® Quartus® Prime Pro phiên bản 18.0, thiết kế mẫu được tạo động của IP Ethernet 25G có thể bị lỗi thời gian đóng.

Các biến thể bị ảnh hưởng như dưới đây:

  • 25G với Thiết kế mẫu IEEE 1588
  • Thiết kế mẫu 10G/25G với IEEE 1588
  • 25G với Thiết kế mẫu IEEE 1588 và RSFEC
  • Thiết kế mẫu 10G/25G với IEEE 1588 và RSFEC

 

 

Độ phân giải

Khởi chạy Design Space Explorer II và thực hiện quét hạt giống để có được chất lượng tốt nhất của vị trí phụ kiện khi mô hình thời gian Intel® Stratix® 10 FPGA vẫn đang ở giai đoạn sơ bộ đang chờ xác định đặc điểm kỹ thuật.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.