ID bài viết: 000083085 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 26/03/2018

Tại sao IP mềm Ethernet Stratix® 10 100G được tạo ra với thiết kế ví dụ RS-FEC không hoàn thành mô phỏng?

Môi Trường

    Intel® Quartus® Prime Phiên bản Pro
    IP FPGA Intel® 100G Ethernet Độ trễ thấp cho Arria® 10 và Stratix® V
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Do sự cố trong testbench mô phỏng của thiết kế mẫu được tạo bởi Phần mềm Quartus® Prime Pro phiên bản 17.1.1, mô phỏng không hoàn thành. Bạn sẽ thấy mô phỏng treo ở gói 10 như hình dưới đây.

***************************************************

Nhận sẵn sàng ******************

***************************************************

Truyền dữ liệu thử nghiệm

** Gửi gói tin 1...

** Gửi gói tin 2...

** Gửi gói tin 3...

** Gửi gói 4...

** Gửi gói tin 5...

** Gửi gói tin 6...

** Gửi gói 7...

** Gửi gói tin 8...

** Gửi gói tin 9...

** Gửi gói tin 10...

Độ phân giải

Để khắc phục sự cố này, hãy thay thế testbench được tạo ban đầu <dự án ví dụ của bạn>/example_testbench/basic_avl_tb_top.v bằng testbench mới này.

Sự cố này dự kiến sẽ được khắc phục trong phiên bản tương lai của Phần mềm Quartus® Prime Pro.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.