ID bài viết: 000083085 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 26/03/2018

Tại sao ip mềm Intel® Stratix® Ethernet 10 100G được tạo ra với thiết kế mẫu RS-FEC không thể hoàn thành mô phỏng?

Môi Trường

  • Intel® Quartus® Prime Phiên bản Pro
  • IP FPGA Intel® 100G Ethernet Độ trễ thấp cho Arria® 10 và Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do có vấn đề trong phần thử nghiệm mô phỏng của thiết kế mẫu do phần mềm Intel® Quartus® Prime Pro phiên bản 17.1.1 tạo ra, mô phỏng không thể hoàn thành.  Bạn sẽ thấy mô phỏng treo ở gói 10 như minh họa dưới đây.

     

    ***************************************************

    Đọc sẵn ****************

    ***************************************************

    Truyền dữ liệu thử nghiệm

    ** Gửi gói 1...

    ** Gửi gói 2...

    ** Gửi gói 3...

    ** Gửi gói 4...

    ** Gửi gói 5...

    ** Gửi gói 6...

    ** Gửi gói 7...

    ** Gửi gói 8...

    ** Gửi gói 9...

    ** Gửi gói 10...

    Độ phân giải

    Để giải quyết vấn đề này, thay thế project testbench gốc được tạo /example_testbench/basic_avl_tb_top.v bằng testbench mới này.

    Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Intel® Quartus® Prime Pro trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 1 sản phẩm

    FPGA Intel® Stratix® 10 và FPGA SoC

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.