ID bài viết: 000083071 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 20/05/2013

Xung xung tham chiếu bộ thu phát không chính xác trong biến thể RE lõi CPRI IP

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Sự cố quan trọng

    Mô tả

    Trong nô lệ CPRI RE, đồng hồ tham chiếu PLL bộ thu phát là không được kết nối chính xác.

    Vấn đề này ngăn nô lệ RE hoàn thành đàm phán liên kết thành công Arria V và Stratix V.

    Độ phân giải

    Để khắc phục vấn đề này trong phiên bản thụ động CPRI RE của bạn, mục tiêu một Arria V hoặc Stratix V, bạn phải chỉnh sửa < trình tệp name>_002.v sau khi bạn tạo tệp tin của mình Phiên bản CPRI. Trong trình chỉnh sửa văn bản, thực hiện các hoạt động thay thế sau:

    • Trong kết nối với bộ thu phát Rx (inst_rx_xcvr), thay thế pll_ref_clk (inst_cpri_phy_pll_inclk_clk) bằng văn bản mới pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk).
    • Trong kết nối với bộ thu phát Tx (inst_tx_xcvr) thay thế pll_ref_clk (inst_cpri_phy_pll_ref_clk_clk) bằng văn bản mới pll_ref_clk (inst_cpri_phy_pll_inclk_clk).

    Sự cố này đã được khắc phục trong phiên bản 12.1 của chức năng CPRI MegaCore.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 2 sản phẩm

    FPGA Arria® V và FPGA SoC
    FPGA Stratix® V

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.