ID bài viết: 000083020 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 29/05/2015

Tại sao mô phỏng Thiết kế Mẫu IP JESD204B bị lỗi khi bật Soft PCS?

Môi Trường

  • Phiên bản đăng ký Intel®Intel® Quartus® II
  • JESD
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Mô tả

    Do vấn đề đã biết trong phần mềm Quartus® II phiên bản 15.0, việc mô phỏng Thiết kế Mẫu IP JESD204B có thể bị lỗi với các thông báo sau đây nếu được tạo ở chế độ Soft PCS:

    # Pattern Checker(s): Không tìm thấy dữ liệu hợp lệ!
    # JESD204B Tx Core(s): Tìm thấy lỗi liên kết Tx!
    # JESD204B Rx Core(s): OK!
    # TESTBENCH_FAILED: SIM KHÔNG THÀNH CÔNG!

    Lỗi này xảy ra vì cài PMA_WIDTH đặt trong ATX PLL không chính xác được đặt cho Thiết kế mẫu chế độ Soft PCS.


     

    Độ phân giải Để giải quyết vấn đề này, hãy thay PMA_WIDTH đặt gen_ed_sim_*.tcl script từ 20 đến 40 và chạy lại lệnh.

    Vấn đề này được lên lịch sẽ được khắc phục trong phiên bản phần mềm Quartus II trong tương lai.

    Các sản phẩm liên quan

    Bài viết này áp dụng cho 3 sản phẩm

    FPGA Intel® Arria® 10 GT
    FPGA Intel® Arria® 10 GX
    FPGA SoC Intel® Arria® 10 SX

    Cần thêm trợ giúp?

    Liên hệ hỗ trợ

    Tuyên bố miễn trừ trách nhiệm

    1

    Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

    Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.