ID bài viết: 000082955 Loại nội dung: Thông tin sản phẩm & Tài liệu Lần duyệt cuối: 30/08/2018

Làm cách nào để thực hiện hoán đổi luồng thành công, chẳng hạn như giao diện QSFP của Bộ phát triển FPGA Intel® Stratix® 10 GX khi sử dụng Lõi IP Intel Stratix 10 FPGA Độ trễ thấp?

Môi Trường

    Ethernet
    40G 100G Ethernet Độ trễ thấp
    IP FPGA Intel® 40G Ethernet Độ trễ thấp cho Arria® 10 và Stratix® V
    IP FPGA Intel® 100G Ethernet Độ trễ thấp cho Arria® 10 và Stratix® V
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Nếu bạn đang hoán đổi các làn trên PCB của mình để cải thiện định tuyến tín hiệu và sử dụng Lõi IP Intel® Stratix® 10 FPGA Độ trễ thấp, đừng trao đổi các bài tập chân của thiết bị Intel Stratix 10.

Thay vào đó, hãy để chân cắm thiết bị Stratix 10 ban đầu và sử dụng tính năng đặt lại luồng được hỗ trợ bởi PCS của Lõi IP Intel Stratix 10 FPGA Độ trễ thấp.

Tính năng đặt lại luồng được hỗ trợ bởi Lõi IP Intel Stratix 10 FPGA Độ trễ thấp cho phép người dùng hoán đổi bất kỳ kết nối vật lý nào theo ý muốn mà không làm thay đổi pinout thiết bị Stratix 10.

Việc điều chỉnh thứ tự luồng diễn ra tự động trong Lõi IP Intel Stratix FPGA 10 Intel Stratix Độ trễ thấp và không yêu cầu cài đặt đăng ký bổ sung.

Các sản phẩm liên quan

Bài viết này áp dụng cho 1 sản phẩm

FPGA Intel® Stratix® 10 và FPGA SoC

1

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung trên trang này là sự kết hợp giữa bản dịch của con người và máy tính của nội dung gốc bằng tiếng Anh. Nội dung này được cung cấp để thuận tiện cho bạn và chỉ cung cấp thông tin chung và không nên dựa vào là đầy đủ hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa phiên bản tiếng Anh của trang này và bản dịch, phiên bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.