ID bài viết: 000082926 Loại nội dung: Xử lý sự cố Lần duyệt cuối: 23/10/2015

Tại sao thiết bị Stratix IV của tôi có biểu hiện cao hơn dự kiến khi vẽ dòng điện VCC trong cấu hình Fast Passive Parallel (FPP) ?

Môi Trường

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Mô tả

Khi thực hiện cấu hình FPP của EP4SGX180, EP4SGX230, EP4SGX290, EP4SGX360, EP4SGX530, EP4SE230, EP4SE360, EP4SE530, EP4SE820, EP4S40G2, EP4S40G5, EP4S100G2, EP4S100G3, EP4S100G4 và EP4S100G5 Stratix® Thiết bị IV sử dụng tần số DCLK cao, một số mẫu bitstream không phổ biến có thể khiến thiết bị có kết quả cao hơn dự kiến vẽ dòng VCC trong quá trình cấu hình. Khi điều này xảy ra, thiết bị sẽ không thể vào chế độ người dùng sau khi cấu hình hoặc sẽ hiển thị CRC_ERROR khi nhập chế độ người dùng.

Độ phân giải

Hệ thống của bạn không bị ảnh hưởng nếu bạn không quan sát các lỗi được mô tả ở trên. Vui lòng liên hệ Altera mySupport nếu bạn nghi ngờ hệ thống của bạn bị ảnh hưởng bởi vấn đề này.

Các sản phẩm liên quan

Bài viết này áp dụng cho 3 sản phẩm

FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Stratix® IV E

Cần thêm trợ giúp?

Liên hệ hỗ trợ

Tuyên bố miễn trừ trách nhiệm

1

Tất cả các bài đăng và việc sử dụng nội dung trên trang này đều phải tuân theo Điều khoản Sử dụng của Intel.com.

Nội dung gốc bằng tiếng Anh trên trang này vừa do con người vừa do máy dịch. Nội dung này chỉ để cung cấp thông tin chung và giúp quý vị thuận tiện. Quý vị không nên tin đây là thông tin hoàn chỉnh hoặc chính xác. Nếu có bất kỳ mâu thuẫn nào giữa bản tiếng Anh và bản dịch của trang này, thì bản tiếng Anh sẽ chi phối và kiểm soát. Xem phiên bản tiếng Anh của trang này.