Do sự cố trong phần mềm Modelsim-Altera phiên bản 6.6c được cung cấp cùng với phần mềm ACDS phiên bản 10.1, bạn có thể thấy lỗi và lỗi này, chẳng hạn như lỗi bên dưới trong quá trình mô phỏng thời gian cấp cổng. Lỗi phần mềm này chỉ ảnh hưởng đến mô phỏng thời gian HDL Verilog.
Loading instances from _v.sdo
# ** Fatal: SDF files require Altera primitive library
# Time: 0 ps Iteration: 0 Instance: /_tb File: ://_tb.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./_run_msim_gate_verilog.do PAUSED at line 12
Để giải quyết vấn đề này, mô phỏng netlist cấp cổng của bạn được tạo trong phần mềm Quartus® II phiên bản 10.1 với phần mềm ModelSim-Altera phiên bản 6.5e được cung cấp cùng phần mềm ACDS phiên bản 10.0 SP1.
Sự cố này đã được khắc phục bắt đầu với phần mềm ModelSim-Altera phiên bản 6.6d được cung cấp với phần mềm Quartus II phiên bản 10.1 SP1.