Khi bạn biên dịch IP cứng Intel® Stratix® 10 cho PCI* Express MX H-Tile ES1 FPGA Devkit Mẫu thiết kế với bất kỳ tính năng nào được bật trong tab Cấu hình, Gỡ lỗi và Tùy chọn Mở rộng thông qua Trình chỉnh sửa tham số IP Intel® Stratix® 10 PCIe*, bạn có thể thấy các thông báo lỗi Fitter sau:
Lỗi (175020): Bộ điều hợp không thể đặt chân logic là một phần của pcie_example_design pcie_example_design trong khu vực (95, 2) đến (95, 2), bị hạn chế vì không có vị trí hợp lệ trong khu vực cho logic của loại này.
Lỗi (16234): Không tìm thấy vị trí pháp lý nào trong số 1 (các) vị trí được coi là.
Lỗi (175005): Không tìm thấy vị trí với: IO_FUNCTION GPIO (1 vị trí bị ảnh hưởng) .
Lỗi(14566): Fitter không thể đặt 1 (các) thành phần ngoại vi do xung đột với các ràng buộc hiện có (1 chân)).
Error(15307): Không thể áp dụng các bài tập dự án cho thiết kế do các bài tập bất hợp pháp hoặc mâu thuẫn.
Thông báo lỗi Fitter là do bài tập vị trí chân xung giờ định cấu hình lại không hợp lệ trong IP cứng Intel® Stratix® 10 cho PCI Express MX H-Tile ES1 FPGA Devkit Design Example.
Để giải quyết vấn đề này, thay đổi vị trí chân xung giờ định cấu hình lại như minh họa dưới đây:
Khi chuyển đổi bài tập vị trí chân trong Bộ lập kế hoạch chân prime Intel® Quartus®, chỉ định lại reconfig_clk_in_clk chân từ PIN_AR26 / PIN_AP26(n) sang PIN_AT13 / PIN_AU13(n).
Khi chuyển đổi bài tập vị trí chân trong tệp QSF, thực hiện các thay đổi bài tập sau:
Từ bài tập vị trí chân:
set_location_assignment PIN_AR26 -to reconfig_clk_in_clk
set_location_assignment PIN_AP26 thành "reconfig_clk_in_clk(n)"
Để ghim bài tập vị trí:
set_location_assignment PIN_AT13 -to reconfig_clk_in_clk
set_location_assignment PIN_AU13 -đến "reconfig_clk_in_clk(n)"
Sự cố này đã được khắc phục Intel® Quartus® Prime Phiên bản Phần mềm Pro phiên bản 19.1.