Mô tả
Do một giới hạn trong phần mềm Quartus® II, thứ tự cổng trong danh sách netlist Verilog HDL nguồn của bạn có thể không được duy trì khi danh sách netlist Verilog HDL đầu ra được viết ra. Do hạn chế này, nếu thiết bị kiểm tra của bạn kết nối các cổng một cách ngụ ý, bạn có thể thấy sự không phù hợp giữa RTL và mô phỏng cấp cổng.
Độ phân giải
Để giải quyết giới hạn này, hãy kết nối các cổng cấp cao nhất một cách dứt khoát trong bàn kiểm tra Verilog HDL của bạn.
Giới hạn này dự kiến sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.